Circuito Lógico para Encontrar Melhor Caminho entre Cidades usando FPGA, Notas de estudo de Álgebra

Baixe Circuito Lógico para Encontrar Melhor Caminho entre Cidades usando FPGA e outras Notas de estudo em PDF para Álgebra, somente na Docsity!

´Indice

1 Pr´aticas de Laborat´orio 7 1.1 Construindo um Circuito TTL (Transistor-Transistor Logic)................. 8 1.2 Introdu¸c˜ao a ferramenta EDA Quartus II 9.1......................... 12

2 ´INDICE

4 LISTA DE FIGURAS

Lista de Tabelas

1.1 Tabela verdade para o circuito l´ogico.............................. 10

Cap´ıtulo 1

Pr´aticas de Laborat´orio

8 CAP´ITULO 1. PR ATICAS DE LABORAT ´ ORIO´

1.1 Construindo um Circuito TTL (Transistor-Transistor Logic)

Objetivos:

Antes de iniciarmos o uso das ferramentas EDA, faremos uma aula experimental com circuitos de- nominados TTL (Transistor-Transistor Logic). Estes circuitos foram introduzidos nos anos 70 pelas ind´ustrias de semicondutores e foram os respons´aveis pelos in´umeros avan¸cos no desenvolvimento de hardware. Entretanto, com o advento de novas tecnologias, estes circuitos deixaram de ser fabricados e seu uso atualmente est´a praticamente encerrado. Algumas escolas ainda os utilizam por falta exclusiva- mente de op¸c˜oes, pois as ferramentas EDA tˆem um custo relativamente alto para a maioria das escolas brasileiras. Devido a sua importˆancia, apenas para efeito de demonstra¸c˜ao, faremos uma aula com a tecnologia TTL.

Problema a ser resolvido:

Este exemplo foi baseado no livro [1], e adaptado `as nossas realidades. A USP decidiu desenvolver um equipamento para auxiliar seus professores em suas viagens entre as universidades de quatro cidades. O equipamento ir´a fornecer a melhor rota entre duas cidades, baseada no comprimento das rodovias utilizadas: R1 ¯3km, R2 ¯3km, R3 ¯5km, R4 ¯10km, R5 ¯15km e R6 ¯3km. Na figura 1.1 s˜ao apresentadas as op¸c˜oes de rotas de viagem que um professor pode escolher saindo de um determinado ponto e chegando a seu destino.

Figura 1.1: As quatro cidades com as rodovias percorridas pelos professores

Na figura 1.2 ´e apresentada a interface com o usu´ario do equipamento a ser desenvolvido. Trata-se de um equipamento pequeno (do tamanho de um Pager), onde o professor dever´a ligar as chaves das cidades de origem e destino, e ap´os o processamento do circuito TTL os LEDs com os nomes das rodovias que formam o melhor caminho dever˜ao acender. Na figura 1.3 ´e apresentada uma vis˜ao de alto n´ıvel do circuito a ser elaborado com entradas bin´arias.

Figura 1.2: A interface do equipamento a ser desenvolvido

10 CAP´ITULO 1. PR ATICAS DE LABORAT ´ ORIO´

Entradas Sa´ıdas S˜ao Carlos Bauru S˜ao Paulo Ribeir˜ao Preto R1 R2 R3 R4 R5 R 1 1 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 1 0 1 0 1 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 Tabela 1.1: Tabela verdade para o circuito l´ogico

sa´ıda da implementa¸c˜ao para a rodovia 3. Para a constru¸c˜ao completa do equipamento, seria necess´aria a implementa¸c˜ao do circuito de todas as rodovias.

Figura 1.5: Algoritmo para a rodovia 3

Vamos agora introduzir uma nota¸c˜ao t´ecnica mais pr´oxima da ´algebra booleana. Na figura 1.6 ´e apresentada a mesma express˜ao, por´em agora de modo mais pr´oximo da implementa¸c˜ao por circuitos TTL e com as devidas otimiza¸c˜oes.

Figura 1.6: Express˜ao l´ogica obtida da figura 1.

Manipulando-se a express˜ao da figura 1.6, chegamos ao circuito apresentado na figura 1.7. Este circuito mapeado na tecnologia TTL ´e mostrado na figura 1.8.

Etapa 3:

Implemente o circuito da figura 1.8 na placa de proto-board e fa¸ca toda a sua verifica¸c˜ao, montando uma tabela com os resultados obtidos. Compare a tabela obtida com a tabela 1.1 coluna Sa´ıda/R3. Elas s˜ao idˆenticas? Se n˜ao forem, verifique a fia¸c˜ao (conex˜ao dos chips) e se n˜ao h´a circuitos TTL queimados em seu proto-board.

1.1. CONSTRUINDO UM CIRCUITO TTL (TRANSISTOR-TRANSISTOR LOGIC) 11

Figura 1.7: Circuito em nota¸c˜ao de portas l´ogicas

Figura 1.8: Implementa¸c˜ao em TTL

1.2. INTRODUC¸ AO A FERRAMENTA EDA QUARTUS II 9.1˜ 13

• Nome da entidade de mais alto n´ıvel
• Arquivos do projeto, outros arquivos fontes e bibliotecas usadas no projeto
• Dispositivos (chip) e fam´ılia a serem utilizadas para a compila¸c˜ao
• Setup da ferramenta EDA.

A seguir, clique em Next para iniciar o passo 1 da configura¸c˜ao de seu projeto onde ser˜ao informados o diret´orio de trabalho, o nome do projeto e o nome da entidade de mais alto n´ıvel. A figura 1.10 apresenta este passo.

Figura 1.10: Informando o diret´orio, nome e arquivo principal do projeto

Agora, clique em Next para atingir o passo 2, onde podem ser adicionadas arquivos para comporem o projeto a ser criado. Como este projeto ser´a implementado a partir do zero, n˜ao h´a nenhum arquivo para adicionarmos. Podemos avan¸car para o pr´oximo passo clicando em Next novamente. No passo 3 vamos escolher a fam´ılia do chip FPGA que ser´a implementado em seu projeto. Uma vez que todas as pr´aticas de laborat´orio est˜ao sendo desenvolvidas para a placa DE2-70, selecione a fam´ılia Cyclone II, em Package selecione FBGA, em Pin Count selecione 896 e em Speed grade seleci- one 6 conforme mostrado na figura 1.11. Por fim, selecione ent˜ao em Available Devices o dispositivo EP2C70F896C6 e clique em Next. No passo 4 podem ser adicionadas outras ferramentas EDAs para serem incorporadas ao Quartus II. Este projeto ser´a implementado com as ferramentas padr˜ao do Quartus II e, deste modo, podemos avan¸car para o pr´oximo passo clicando em Next novamente. A figura 1.12 mostra o resumo de todo o setup realizado at´e o passo anterior. Ap´os verificar as op¸c˜oes apresentadas, o projeto ser´a iniciado ap´os clicar em Finish. Caso tenha a necessidade de nova op¸c˜oes, isso pode ser realizado retornando-se aos passos anteriores (clicar em Back e repetir os passos apresentados anteriormente), conforme a necessidade.

Etapa 2:

14 CAP´ITULO 1. PR ATICAS DE LABORAT ´ ORIO´

Figura 1.11: Sele¸c˜ao da fam´ılia de FPGA a ser utilizada

Figura 1.12: Resumo das configura¸c˜oes do projeto

16 CAP´ITULO 1. PR ATICAS DE LABORAT ´ ORIO´

Figura 1.14: Inser¸c˜ao de s´ımbolos no diagrama de bloco

Figura 1.15: Resultado da compila¸c˜ao do projeto

1.2. INTRODUC¸ AO A FERRAMENTA EDA QUARTUS II 9.1˜ 17

Figura 1.16: Associa¸c˜ao dos pinos do circuito aos pinos do chip

1.2. INTRODUC¸ AO A FERRAMENTA EDA QUARTUS II 9.1˜ 19

Figura 1.18: Insert Node or Bus

Figura 1.19: Inser¸c˜ao dos nodos ao arquivo de formas de ondas

20 CAP´ITULO 1. PR ATICAS DE LABORAT ´ ORIO´

Figura 1.20: Localiza¸c˜ao dos nodos

Figura 1.21: Relat´orio das formas de ondas geradas na simula¸c˜ao do circuito